一旦进入FPGA，每个帧都会被5×5内核进行滤波，然后传回计算机用Simulink进行分析。仿真过程中，两个Simulink矩阵指示器模块分别显示未经滤波和经过滤波后的图像，图5所示为通过测试平台的数据流。

基准测试

对5×5滤波器设计示例进行了编译以便实现点对点以太网硬件协仿真，并利用XilinxML402开发板对其进行了协仿真。我们对硬件仿真速度与软件仿真速度进行了比较。基准程序特别考虑了每秒被读回的已处理帧的数目，并将结果同单个帧的滤波操作所耗费的软件仿真时间进行了比较。

图6总结了与纯软件仿真相比，以太网协仿真所实现的仿真加速。结果表明，仿真速度提高了大约50到1,000倍。在现实设计中，速度的提高幅度取决于多种因素，这些因素包括：设计的复杂程度、I/O端口的数目和I/O数据的流量等。图6还显示，和以太网设置有关的另外两个重要因素——链路速度和可允许的最大帧尺寸——也能影响到协仿真的性能。

随着链路速度的提高，我们发现仿真所用的时间大大缩短，这是因为有更多的带宽可用于协仿真的数据。

另外，如果开通千兆位级以太网的巨型帧支持功能(为保证突发数据传输的效率最大化，加大了可允许的最大帧尺寸)，协仿真的性能可得到进一步的提升。

结论

SystemGeneratorforDSP的以太网硬件协仿真接口，为在XilinxML402平台上进行视频和图像处理应用仿真提供了一个便捷和高带宽的解决方案。该类接口为对远程FPGA平台进行仿真，或者为了实现更高的性能，对那些直接通过以太网电缆连接主机的开发板进行仿真创造了条件。

借助SystemACE解决方案，设计人员可以通过以太网完成器件配置，消除了对二次编程电缆的需求。正如基准测试结果显示的那样，该接口能够大幅度提高仿真速度。