亮点：

完整的HBM2IP解决方案，包括PHY、控制器和验证IP，在降低整合风险的同时最大限度地缩短产品上市时间。

DesignWareIP的实施可支持高达2400Mb/s的传输速率，比JEDEC标准规格快20%。

伪信道模式实现了信道数量翻倍，从而减少抓取量并提高性能。

HBM2IP基于新思的硅验证HBM和DDR4IP，已经被整合到数百种SoC（片上系统）设计中。

新思科技（Synopsys,Inc.，纳斯达克股票市场代码：SNPS）今天推出了完整的DesignWare®HighBandwidthMemory2(HBM2)IP解决方案，其中包括控制器、PHY和验证IP，使设计人员能获得高达307GB/s的总带宽，相当于以3200Mb/s运行的DDR4接口传输速率的12倍。此外，DesignWareHBM2IP解决方案的能源效率比DDR4的高约10倍。高级图形、高性能计算(HPC)和网络应用需要更大的内存带宽才能追赶上因先进处理技术而不断提高的计算性能。设计人员可以借助DesignWareHBM2IP解决方案，以最小的功耗和低延迟实现内存的吞吐量要求。新的DesignWareHBM2IP解决方案建立在新思的硅验证HBM和DDR4IP基础上，已经通过了数百次设计验证，被应用于数百万个SoC，使设计人员能降低整合风险，加快新标准的采用。

“我们选择了新思的DesignWareHBM2IP解决方案是为了将16GBHBM2内存的带宽和能源效率充分应用于我们的Radeon™VegaFrontierEdition显卡中。”AMD公司副总裁兼产品首席技术官JoeMacri称，“新思在内存接口方面深厚的专业知识，使我们能够将HBM2IP成功地整合到‘Vega’CPU架构中，实现强大的功耗和内存带宽目标，服务于机器学习和高级图形应用程序。”

完整的DesignWareHBM2IP解决方案提供的独特功能，能够使设计人员实现内存带宽、延迟和功耗目标。DesignWareHBM2控制器支持锁定步骤或内存交错模式下的伪信道操作，使用户能在各自的流量模式基础上实现带宽最大化。HBM2控制器和PHY都采用了DFI4.0兼容接口，简化了自定义DFI兼容控制器和PHY的整合。

DesignWareHBM2PHYIP提供四种经过试验的电源管理状态和快速频率切换，使SoC能通过不同运行频率之间的快速切换，进行功耗管理。DesignWareHBM2PHY支持符合JEDECHBM2SDRAM标准的引脚阵列，以实现最短的2.5D封装路由和最高的信号完整性。为了简化HBM2SDRAM测试，DesignWareHBM2PHYIP还提供带有访问回路模式的IEEE1500端口，用于测试和试验SoC与HBM2SDRAM之间的链接。

Synopsys的HBM的VC验证IP完全符合HBMJEDEC规范（包括HBM2），并提供协议、方法、验证和生产力功能，包括内置协议检查、覆盖和验证计划，以及Verdi®协议感知调试和性能分析，使用户能快速验证基于HBM的设计。

“在增加内存带宽的同时避免功耗和面积负担过重对于图形、HPC和网络应用来说至关重要。”SynopsysIP市场副总裁JohnKoeter称，“作为领先的内存IP供应商，Synopsys与多位主要客户紧密合作开发了HBM2IP解决方案，使设计人员能满足不断增长的吞吐量要求，同时改善高性能SoC设计的延迟和功耗。”

可用性和资源

目前，DesignWareHBM2PHY和VC验证IP可用于14纳米至7纳米的处理技术，其他处理技术正在开发中。