Cadence总裁兼CEO陈立武表示，对于一些应用而言，尤其是移动和云基础设施，它们必须驱动性能增长。它们正在下降到10nm，而且还将继续下降到7nm甚至5nm。但性能和价格延展的速度已经放缓，而成本正在上扬。现在已经没有非常大的性能差异了。所以对于一些公司来说，已经没有什么让人信服的理由去下降到7nm了。

10/7nm之后还将怎样延展？减速的背后是更多的难题。

设计&制造难难在哪儿？

首先，节点尺寸缩小的成本变得非常高昂，因为在领先节点上的高容量市场机会更少了。谷歌、Facebook、亚马逊和微软开始为云设计自己的芯片，苹果和三星等系统供应商也已经开始为移动手机开发自己的芯片了。高容量市场正在减少，其它企业难以再收回投资成本。

其次，在先进节点上，设计、检查和测试芯片的难度更大了。热、静电放电和电磁干扰等物理效应在7nm节点比在28nm节点更加显著。另外要让信号穿过更细的线也需要更多电力，电路对测试和检查以及芯片上的热迁移也更加敏感。所有这些需求都要被考虑进来，并且使用多种物理模拟、仿真和原型设计方法进行模拟。

最后，光刻问题。高数值孔径EUV将很有可能将光刻推进至至少2nm，甚至可能达到1nm。但从10/7nm开始，边缘放置误差等问题的影响就越来越大了。接触需要新的材料，线边缘粗糙度的调控更也正变得越来越棘手。

如何解决设计&制造难问题？

新材料&数量

简单地降低尺寸不能解决所有问题。对过去方法的线性扩展显然不足以支撑市场需求，为了应对世界各地日益增长的数量，销量预计将保持稳健，半导体行业应该会更加严肃地对待不同的方法，而不只是缩小器件尺寸。

一方面，人们重点关注新材料，即新的化学方法，有些涉及到自由基、不同的元素或元素组合，有些需要使用热、冷、压力或真空等一系列步骤来开发。

另一种方法是计算建模。从设计的前端的迹象来看，芯片制造商和代工厂的工作需要比过去远远更多的工具。

新结构&新方法

我们必须使设计工作更简单轻松，从中获得可用的增长空间并加以利用。随着功率密度上升，我们看到时序和可布线性的问题也越来越多。可布线性和功率使得我们难以修复时序，而在最先进的节点上，这个情况更糟糕。芯片制造商表示任何未来的解决方案现在都需要得到更全面的考量。

随着新兴市场开始得势，整个半导体行业可能需要一次重置，从初始概念和芯片架构一直到光刻、制造工具、材料以及生产前后的检验与验证。

其次是，将不同节点开发的不同计算元素放到一起来开发芯片。英特尔和三星正在领导半导体行业向最先进的节点冲锋，但它们也在为fan-out封装开发过渡技术，有望包括那些在不同工艺节点开发的技术。所有主要的代工厂和封装厂也都在这个方向上努力，因为其可以让最先进的节点用于更一般的逻辑结构，从而可与在更老节点开发的其它组件集成起来。

10/7nm之后还将怎样延展？

对于一些企业来说，缩减尺寸的关键总是与成本相关。对于另一些企业，则是重在功率和性能。然而在最先进的节点上，这三个因素的实现都在变得更加困难，且替代方法也越来越受欢迎。

摩尔定律现在还好好活着，但它已经不再是唯一的发展道路了。取决于市场和市场份额的不同，它可能也不再是最好的方法了。