在２０１４年将其ＩＢＭＭｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ部门出售给ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ（其本身是ＡＭＤ的衍生产品）时，ＩＢＭ就已经宣告退出芯片代工业务。毫无疑问，ＩＢＭ此举是希望可以摆脱对代工厂的投资，同时还可以帮助成就一个更强大的第三方代工厂，蓝色巨人可以依靠它为其生产Ｐｏｗｅｒ和ｚ处理器。然而，具有讽刺意味的是，ＩＢＭ的这笔交易能成功，是因为他们给ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ支付了１５亿美元。更讽刺的是，后者也有可能帮助ＩＢＭ的ＣＰＵ竞争对手。

尽管ＩＢＭ退出了代工业务，但发生了两个有趣的事情。

首先，该公司通常在纽约的工厂继续与ＡＭＤ，三星，ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ以及有时与Ｉｎｔｅｌ一起对半导体基础金属进行研究。我们不确定，但我们认为ＩＢＭ想从这项工作中获得一些收益，近年来，他们也在７纳米，５纳米以及目前的２纳米工艺技术上做了一些研究。并推出了测试芯片。也许ＩＢＭ认为，这项工作是保持其Ｐｏｗｅｒ和ｚ处理器不断发展的必要条件，但事实我们目前尚不清楚。

其次，ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ于２０１８年８月终止了其７纳米极紫外（ＥＵＶ）和常规浸没式光刻技术的进一步研发，因此这让ＩＢＭ陷入了困境。为此他们选择了与三星合作，后者拥有制造ＤＲＡＭ和闪存的大型工厂，他们同时也正寻求扩大为自身和他人ＣＰＵ做代工的晶圆代工业务。７纳米技术的代工合作伙伴的水平，对于今年即将面世的Ｐｏｗｅｒ１０芯片至关重要。

据之前报道，Ｐｏｗｅｒ１０最初计划使用ＩＢＭ本身或ＧｌｏｂａｌＦｏｕｎｄｒｉｅｓ的１０纳米技术生产，但在此过程中发生了一些变化，他们在７ｎｍ翻车了。虽然三星已经对其进行了重建，但是Ｐｏｗｅｒ路线图的时间已经延长了——正如英特尔因其１０纳米和７纳米工艺的延迟而迫使其在架构上做更多的工作，但在工艺缩减上做得比以前少得多。

毫无疑问，从现在开始展望未来五年，半导体业务将会很艰难，因为随着摩尔定律的推进，缩小晶体管尺寸将变得越来越困难，并且预期的晶体管成本比例下降趋于平缓，近年来尤其困难。这就是为什么ＩＢＭＲｅｓｅａｒｃｈ今天在其纽约奥尔巴尼技术中心宣布其突破性的２ｎｍ技术的原因。

在蓝色巨人看来，这项突破性技术是非常重要，因为其展示了采用２纳米ＣＭＯＳ工艺在标准３００毫米硅晶圆上蚀刻真实芯片的过程。

无论ＩＢＭ推出这个的目的是啥，让我们感到高兴的是，ＩＢＭ正在进行这项研究，并尽其所能帮助保持工艺节点的到来。过去，ＩＢＭ完成了很多研发工作，其中包括数十年前创建单ｃｅｌｌＤＲＡＭ，当时该公司仍在自己制造存储芯片；他们还制造光刻胶并进行自己的３Ｄ芯片堆叠；ＩＢＭ于１９９７年还发明了铜互连线，取代了半导体上传统的铝线，从根本上改善了性能并降低了晶体管的功耗；ＩＢＭ还于２０００年发明了硅绝缘子技术，并于２００１年发明了低ｋ电介质，所有这些技术都被带入了２００１年推出的Ｐｏｗｅｒ４处理器，使其能与ＲＩＳＣ和ＣＩＳＣ的竞争对手相比。这些技术让ＩＢＭ的这个芯片成为了野兽。

由此可见，ＩＢＭ深信，芯片制造技术使芯片架构得以飞跃。因此，也许显而易见的是，为什么蓝色巨人希望加入并发挥自己的作用。它是开明的工作自私，可能会花费与其产生的金钱相同或更多的费用。

从３ｎｍ走向２ｎｍ

据报道，目前担任ＩＢＭ混合云研究副总裁的ＭｕｋｅｓｈＫｈａｒｅ带领其完成了２纳米技术的突破。（如果Ｋｈａｒｅ真正从事半导体研究，那么这个头衔就显得很愚蠢）。资料显示，Ｋｈａｒｅ在１９９９年到２００３年间，从事９０纳米ＳＯＩ工艺的开发，该工艺将Ｐｏｗｅｒ４和Ｐｏｗｅｒ４＋推向市场，他随后又负责了６５纳米和４５纳米ＳＯＩ的推进，这些技术被Ｐｏｗｅｒ５和Ｐｏｗｅｒ６采用；之后他对对用于Ｐｏｗｅｒ７的３２纳米技术进行了研究，然后研究了在Ｐｏｗｅｒ８上使用的２２纳米工艺中使用的高ｋ／金属栅极技术。然后Ｋｈａｒｅ继续担任奥尔巴尼纳米技术中心的半导体研究总监，

如下图所示，这是ＩＢＭ掌握的２纳米芯片制造技术的要点。里面有很多东西，所以让我们把它拆开一点。

首先，在这个芯片上，ＩＢＭ用上了一个被称为纳米片堆叠的晶体管，它将ＮＭＯＳ晶体管堆叠在ＰＭＯＳ晶体管的顶部，而不是让它们并排放置以获取电压信号并将位从１翻转为零或从０翻转为１。这些晶体管有时也称为ｇａｔｅａｌｌａｒｏｕｎｄ或ＧＡＡ晶体管，这是当前在各大晶圆厂被广泛采用的３Ｄ晶体管技术ＦｉｎＦＥＴ的接班人。从以往的介绍我们可以看到，ＦｉｎＦＥＴ晶体管将晶体管的源极和漏极通道拉入栅极，而纳米片将多个源极和漏极通道嵌入单个栅极以提高密度。

ＩＢＭ表示，其采用２纳米工艺制造的测试芯片可以在一块指甲大小的芯片中容纳５００亿个晶体管。

在ＩＢＭ的这个实现方案下，纳米片有三层，每片的宽度为４０纳米，高度为５纳米。（注意，这里没有测量的特征实际上是在２纳米处。因为这些术语在很大程度上是描述性的，而不是字面意义的，这令人发指。可以将其视为如果栅极仍为平面则必须具有的栅极尺寸，但却不是平面的，我想可能是这样。）如果您在上表的右侧看，那是一张纳米片的侧视图，显示出它的侧视图，其间距为４４纳米，栅极长度为１２纳米，Ｋｈａｒｅ认为这是其他大多数晶圆代工厂在２纳米工艺所使用的尺寸。

２纳米芯片的制造还包括头次使用所谓的底部电介质隔离（ｂｏｔｔｏｍｄｉｅｌｅｃｔｒｉｃｉｓｏｌａｔｉｏｎ），它可以减少电流泄漏，因此有助于减少芯片上的功耗。在上图中，那是浅灰色的条，位于中部横截面中的三个堆叠的晶体管板的下面。

ＩＢＭ为２纳米工艺创建的另一项新技术称为内部空间干燥工艺（ｉｎｎｅｒｓｐａｃｅｄｒｙｐｒｏｃｅｓｓ），从表面上看，这听起来不舒服，但实际上这个技术使ＩＢＭ能够进行精确的门控制。

在实施过程中，ＩＢＭ还广泛地使用ＥＵＶ技术，并包括在芯片过程的前端进行ＥＵＶ图案化，而不仅是在中间和后端，后者目前已被广泛应用于７纳米工艺。重要的是，ＩＢＭ这个芯片上的所有关键功能都将使用ＥＵＶ光刻技术进行蚀刻，ＩＢＭ也已经弄清楚了如何使用单次曝光ＥＵＶ来减少用于蚀刻芯片的光学掩模的数量。

这样的改善带来的最终结果是，制造２纳米芯片所需的步骤要比７纳米芯片少得多，这将促进整个晶圆厂的发展，并可能也降低某些成品晶圆的成本。这是我们能看到的。

最后，２纳米晶体管的阈值电压（上表中的Ｖｔ）可以根据需要增大和减小，例如，用于手持设备的电压较低，而用于百亿超级计算机的ＣＰＵ的电压较高。

ＩＢＭ并未透露这种２纳米技术是否会采用硅锗通道，但是显然有可能。

与当前将使用在Ｐｏｗｅｒ１０芯片的７纳米制程相比，这种２纳米制程有望将速度提高４５％或以相同速度运行，将功耗降低７５％。

现在，我们知道您在想什么。首先，Ｐｏｗｅｒ１１芯片会使用这种２纳米工艺吗？其次，这之后到底会发生什么？１纳米工艺似乎几乎是不可能的，不是吗？

让我们再谈一遍Ｐｏｗｅｒ路线图。Ｐｏｗｅｒ１０为７纳米，并且考虑到Ｐｏｗｅｒ和ｚ服务器业务的保守性和遗留的特性（正在对处理器进行三年更新），已经在设计中的Ｐｏｗｅｒ１１和正在白板中的Ｐｏｗｅｒ１２在有５纳米和３纳米节点可以使用时，似乎并没有必要先冲到２纳米。Ｋｈａｒｅ也预计将在２０２４年底准备生产。Ｐｏｗｅｒ１１应该在２０２３年左右的某个时候出现，并且应该采用成熟的５纳米工艺，这意味着它将相对便宜。（比起采用４纳米，３纳米或２纳米工艺更便宜，这是相对的部分。）

Ｋｈａｒｅ说：“我认为没有一堵墙是我们无法突破的，我会说还有更多的突破正在酝酿之中，随着技术的成熟，我们将分享越来越多的突破。”这是一个不错的措辞。“我没有看到一堵墙，我看到了很多机会和很多可以创新的东西，我们可以不断创新。”他补充说。